最新半導体パッケージング・テスティング動向
アセンブリメーカーの最新動向
日本市場
日本のアセンブリメーカーは，半導体デバイスメーカーの関連会社であったり，子会社であったりする場合がほとんどであり，独立系として事業を行っているメーカーはほぼ皆無である。それぞれのメーカーは，小型化，多ピン化の独自技術の他，テストチップの試作サービスなどの受託開発，受託設計を含めたOEM(Original Equipment Manufacturing)やODM (Original Design Manufacturing)事業などの幅広いサービスの提供を行い，他地域のアセンブリメーカーとの差別化を図っている。また，アセンブリからファイナルテストまでの一連の工程を請け負うサービスなども行っているメーカーは多い。
図1 日本の半導体組み立て装置販売高推移 出所）SEAJ
特に国内市場向けでは，携帯電話や多機能腕時計などの小型携帯機器向けにWafer-Level Chip Size Package（WL-CSP）系統のパッケージングプロセスの全てがウェーハ状態で完結する小型薄型パッケージの開発が進められている他，Multi Chip Package（MCP）やStacked CSPなどの複数個のチップを一つのパッケージに搭載するSiP技術の開発が主流となっている。
主なアセンブリメーカーとしては，アオイ電子，アキタ電子システムズ，アルス電子，カシオマイクロニクス，加藤電器製作所，佐賀エレクトロニクス，サンエレクトロニクス，新光電気工業，高槻電器工業，内藤電誠工業，南星電機，ハマダテクノス，三井ハイテック，吉川セミコンダクタ，ミヨシ電子，ルネサスハイコンポーネンツ，ルネサス東日本セミコンダクタ，富士通インテグレーテッドマイクロテクノロジなどが存在している。
米国・欧州市場
図2 北米の半導体組み立て装置販売高推移 出所）SEAJ
04年の米国地域および欧州地域の半導体組み立て装置市場は米国が前年比51.7％増の1億7536万ドル，欧州が同29.9％増の1642万ドルと両地域共に大きく成長した。しかし，両地域共にアセンブリ・サブコントラクタはあまり存在せず，特に欧州では販売高のほとんどはデバイスメーカーによるものと考えられる。
図3 欧州の半導体組み立て装置販売高推移 出所）SEAJ
特に多くのIDMメーカーのアセンブリ工場が東南アジア地域にシフトしており，欧米諸国に本社を置くアセンブリメーカーもその生産機能の多くを東南アジアにシフトさせているのが現状である。その結果，03年，04年と市場は回復を見せたものの，05年以降の両地域における組み立て装置市場を鑑みると，徐々に下降線を辿っていくものと推測される。
米国・欧州のアセンブリメーカーにはAmkor Technology，AMPAC Enterprises，BridgePoint Technical Manufacturing，Pantronix，Tessera Technologies，Microworld，Formfactorなどがある。
パッケージング技術動向
SiP技術
半導体には，高性能化と小型化を同時に実現することが常に求められているが，パッケージングにおいても，要求は年々高まる一方だ。こうした中，ドライバ IC，アナログIC，デジタルICなど複数の半導体を一つのパッケージに包み込み，"擬似1チップ化"を実現し，高性能化のみならず，低電力化や低実装面積化を実現するシステム・イン・パッケージ（SiP）技術に注目が集まっており，各社ともに研究開発に余念がない。 00年，メモリを積み重ねたマルチ・チップ・パッケージ（MCP）が，携帯電話市場に登場した。現在，特にモバイル機器に使われるパッケージ技術は，個別のデバイスのパッケージ技術から，パッケージレベルでシステム化を図る技術へと重点が移されている。
SiPが注目される理由
SiP技術は，従来のシステム・オン・ボード（SoB）技術と，システム・オン・チップ（SoC）技術の長所を組み合わせたパッケージング技術である。SiP技術の大きな特徴は，異なるプロセスのデバイスを混載できることと，既存の設計資産を利用できることである。その結果，開発TATの短縮などのメリットを持つ。
また一般的に，SoCには膨大な開発費が必要となり，例えば，90nmノードのマスクセットの価格は1億円以上。最低でも20億円程度の売り上げを見込むことができなければ，SoCの開発は難しいとすら言われている。プロセスの異なるDRAMとフラッシュメモリをSoCで実現しようとすれば，PEP数の増加や歩留りの低下によってコストが増大する可能性が大きい。さらに0.13μm以下のアナログ回路では，低消費電力および面積の縮小が限界を迎えているとされており，実質的に微細化の効果がなくなりつつある。SoCでは，同一のノードで全てのIPインフラを準備しなければならず，開発のハードルは高い。 SoC に限らず，プロセスの微細化およびウェーハの大型化によって，開発費は増加の一途を辿っている。そして増加した開発費は，特に生産量の少ない製品の頭上に重くのしかかってくる。こうしたコストおよび技術面の課題を少しでも解決するために，SiP技術は活用されている。
SiPの現状と展望
カメラ付き携帯電話やデジタルスチルカメラ（DSC）などに代表されるように，近年の製品の小型化と高機能化には目を見張るものがある。当然こうした製品にもSiP技術は使われていて，DSCの場合，画像処理用のロジックICと高速メモリが一つにパッケージされているといった具合に，様々な組み合わせと工夫が凝らされている。
例えば三洋電機のデジタルムービーカメラ「DMX-C5」は，メインエンジンおよびMPEG-4コーデック部をそれぞれSiPとした結果，同社従来品に比べて，部品実装面積を全体で約40％削減することに成功している。また，東芝の製品開発事例の一つでは，チップ厚60μmの技術を用いて，パッケージの取付高さが0.55mmのチップスタック構造を実現している。同事例では，メモリのKGD化および，メモリとロジック間の接続技術によって，本来の外部端子数は220ピンのところ，176ピンにまで削減している。
現在，市場に登場しているSiPは"第1世代"とでも呼ぶべきもので，04年頃からは"第2世代"のSiPも登場し始めている。こうしたSiPの特徴は，チップをSiP専用に再設計していることや，アナログをスタックしていることなどである。 わずか5年ほどの間に注目を集めたパッケージング技術のSiPであるが，将来のSoC技術と対立することはないとの見方が支配的である。前述のように，製品の用途や生産量の多寡によって，各々の技術が使い分けられることが望ましく，この二つの技術は，お互いを補完しあう技術として，今後も研究・開発が進むと考えられている。
3次元実装技術
3次元実装とは，階層的なボード搭載構造を指す。基本的には，プリント回路実装ドータボードがマザーボード上のソケットコネクタに挿入され，棚状に並べて組み込まれた構造をいう。3次元実装には，微細な半導体構造を薄型パッケージにして積み上げられる構造や，ベアチップを薄くして積み上げ，上下の接続を行った構造を採用したものもある。各種メモリ製品においては，デバイスの高密度化と高速化を狙って積層構造がとられている。
1. ベアチップ積層3次元パッケージ
ベアチップ積層3次元パッケージは，半導体ベアチップを直接スタックすることで3次元化したモジュールを指す。このパッケージではベアチップが支持基板を持たず，パッドから延長されたワイヤ，ビームリードなどによりチップ電極同士を接続している。これにより，回路形成を行い，モジュールとしてのI/Oパッドを形成した構造を有する。
2. パッケージ積層3次元モジュール
パッケージ積層3次元モジュールは，独立した半導体チップを複数個重ね合わせて3次元化を図ったものを指す。 積層は，フレキシブル基板，リジッド基板のいずれでも行われるが，フレキシブル基板に半導体チップを積層する場合には，チップ電極とテープ電極間をワイヤボンディングにより接続し，積層後にモジュール側面でさらに配線引き回しを行う。これは，モジュールの側面に全面めっきを行った後にリソグラフィによって配線を形成することにより行われる。
3. ユニットモジュール積層3次元モジュール
ユニットモジュールとは，基板に半導体チップおよび受動チップ部品を実装した単位部品を指す。これを複数積層して3次元のモジュールにしたものが｢ユニットモジュール積層3次元モジュール｣である。 ユニットモジュール同士は，ユニット基板側面に露出した配線導体断面を利用する方式，または基板に空けた貫通スルーホールを順次接続する方式により電気的に接続される。
4. ボールセミコンダクタ
ボールセミコンダクタ(球状半導体)は，直径1mmの球状Si基板を用いてその表面に素子，配線，電極などを形成したものを指す。半導体がすでに3次元化されているため，単体で使用する場合の3次元化は，不要となっている。しかし，ボールセミコンダクタをセラミック基板に実装する場合やボールセミコンダクタ同士を相互に連結する場合は他の3次元モジュール実装と同様の技術が必要とされる。
貫通電極型3次元実装
新エネルギー・産業技術総合開発機構(NEDO)が超先端電子技術開発機構(ASET)に委託実施している｢超高密度電子SIプロジェクト｣は，04年2 月に半導体チップに貫通電極を設ける三次元実装技術を応用した開発を行い，高い性能を持ちながら，製造コストの優れたLSIモジュールの試作に成功している。試作に成功したモジュールは市販されているCCDに使用されているチップにASETで開発された貫通電極技術を適用したもので，受光面と電極面を有効に活用することで基板実装が容易で信頼性の高い超小型CCDを極めて製品に近い形で実現している。 同プロジェクトは，99年より5年間の超高密度電子SIプロジェクトの中で研究を進めており，すでに20μmピッチの貫通電極を持つ50μm厚さのチップを4段積層する技術を開発していた。
試作されたCCDは実装面積が約2.5×3.6mm，CCD受光面の高さが約0.3 mmとなっている。貫通電極配置を最適化した設計により，さらに10％以上の実装面積の縮小が可能だという。また，ウェーハ中の貫通電極を通して裏面に電極を設置する構造はワイヤボンディング配線が不要なため，そのままウェーハ支持体を保護ガラスとして用いることで信頼性の高いCCDモジュールを実現することもできる。このCCDを組み込んだCCDモジュールを用いて撮像試験を行った結果，市販品と同等の撮像結果が得られた。
実用化に向けた取り組みとして，製品化を考慮した合理的なプロセスが採用されている。一つは，ウェーハ裏面の再配線において，貫通電極の接続のために形成したCu膜を既存のウェーハ･レベルCSP(Chip Size Package)技術を用いて加工することで形成し，配線を形成する工程を大幅に簡略化。さらに170℃以下の低温でウェーハを加工するプロセスも確立されている。これにより耐熱性の低い有機材料を用いたウェーハや熱により変質し易い接着材を用いてガラスに貼り合わせたウェーハへも貫通電極を形成することが可能になった。 この技術は，NEDOが04年度に開始した｢積層メモリチップ技術開発プロジェクト｣に引き継がれている。他にも，裏面からの貫通電極加工プロセスの採用により素子面を有効に活用した各種センサモジュールや高性能Siインターポーザなど貫通電極の特性を生かした多くの応用製品の開発が期待されている。
光回路実装技術
光回路実装技術は，プリント基板上に実装されたLSI同士を光信号でつなぐもので，発光素子と受光素子をマルチチャネル化したアレイ光インターフェースが実用化されている。しかし，光回路実装を実現するには，光伝送で必要とされる光電気変換モジュール，光コネクタ，光配線などの省スペースや低コスト化が課題となっている。また，光電気変換部の低消費電力化も光回路実装技術を実現させるための条件となっている。 光伝送の実現に向けた解の一つに，従来のアレイ光モジュールの光電気変換部を切り出し，システムLSI搭載基板に内蔵する構成が挙げられている。この構成を採用すると，高速な電気伝送はLSI搭載基板上のみとなる。そのため，電気の伝送路長が短く信号の減衰や波長劣化を抑えることができ，波長補償用の付加回路が不要となる。
産業技術総合研究所(産総研)は，ASETと共同で高速伝送･高密度実装を実現するLSIチップ接続用高密度微細配線インターポーザの開発に成功している。開発されたインターポーザは，光電気高速伝送モジュールに適した10Gbpsの伝送速度と既存周辺デバイスとの整合性を図ることが可能な50Ω特性インピーダンスを有する高性能信号配線構造を持つ。インターポーザの作製においてはポリイミド絶縁層の利用により，ビア接続に必要なビアホール形成をリソグラフィ工程のみで実現し，大幅な工程の簡略化を実現している。 光回路実装技術は，実用化に向けて低コスト化や小型化といった課題を抱えている。しかし，高速な信号を伝送できることから，今後拡大の一途をたどるデータ通信用途での実用化に強い期待が寄せられている。
【この記事は「特別調査レポート 最新半導体パッケージング・テスティング動向」より抜粋】
