第14回半導体プロセスシンポジウム
−DFMで変わる半導体製造の最前線 −
座長 垂井康夫氏
第14回半導体プロセスシンポジウムが05年9月22日，東京都千代田区の学士会館で，東京農工大学名誉教授の垂井康夫氏を座長として招き開催された。半導体デバイスメーカー各社は，90nmノード以降におけるプロセス開発を急ピッチで進めており，その開発スピードはさらに加速する勢いである。そこで，ゲート数の増大，デバイス構造の複雑化に伴い，製造プロセスを見据えたデバイス設計としてDFMが注目されている。同シンポジウムでは，DFMに対応する最新のプロセス/デバイス技術が明らかにされた。
半導体デバイスメーカー各社は，90nmノード以降におけるプロセス開発を急ピッチで進めており，その開発スピードはさらに加速する勢いである。そこで，ゲート数の増大，デバイス構造の複雑化に伴い，これまであまり重要視されなかった製造プロセスを見据えたデバイス設計としてDFM（Design for Manufacturing）が，今後の製造，競争力の大きな鍵を握るようになっている。また，テスト工程の重要度も飛躍的に増大している。テストがうまく準備できないために出来上がったウェーハが待たされる例もあり，テストの成否が最先端デバイスの出荷を左右するケースも多く見受けられる。その不良ポイントをいかに早く，設計段階にフィードバックし，製品開発の短TAT化を図れるのか。これも今後のデバイスに課せられた大きな課題となっている。 そこで，第14回半導体プロセスシンポジウムでは，設計から製造プロセス，検査・テスティングに至る半導体プロセス全体の連携状況，今後のプロセスの最適化に向け何が必要とされているのか，最新の半導体プロセスの徹底検証を行った。
脱「何でも自前主義」
先端システムLSIの設計，製造，事業化から見た半導体プロセスへのチャレンジ
先端SoC基盤技術開発（ASPLA） 川手啓一氏
ASPLA 川手啓一氏
川手氏は，微細化を進めて行く段階において，従来の常識が90nmノード世代以降では必ずしも通用せず，革新的な見直しが求められているとした。まず，急進する微細化がビジネスモデルに与える問題点を挙げた。日本の半導体メーカーは，世界の中で，04年時点の売上高上位10社中に3社，20社中に8社占めるが，利益率が概して低いのが課題となっている。 例えば，海外半導体ベンダーの利益率は30〜40％だが，国内の半導体ベンダーは10％前後に留まっている。半導体売上高が年間7000億円の日本企業の場合，システムLSIの売上高は3000億円，それに伴う開発費は，750億円となる他，設備投資は1000〜1500億となってしまう。同氏は，事業モデルの課題と見直しとして，IDM特有の「何でも自前主義」を脱し，共同開発によるコスト削減，製造の柔軟性による投資リスク，過剰投資，過剰競争の緩和を図ることを提案した。そのためには，オープンで協業可能な場の共有による新市場開拓の促進をしなければならないとした。 また，技術開発（プロセス/設計）の課題と見直しでは，従来の時系列的開発である孤立した部分最適から脱し，設計・製造プロセス全体での情報共有による最適化，DFMによる設計TAT縮減，歩留りの垂直立ち上げ，マスクコストの削減，テスト品質の向上，製造工程のエンジニアリングによる工場システムの革新的再構築と生産性を向上しなければならないとした。
微細化に伴うSoC事業の経営的課題と革新的な見直しとして基盤技術開発，Siプロセス技術/設計環境においてコストおよびリスク，リソースの削減として基盤技術の共同開発とプラットフォームの共有化などが求められる。製品開発においては，開発能力の確保としてIPの再利用，リソースのスケーラビリティなどが求められる。量産段階においては，キャッシュフロー，資産回転率として製造キャパの柔軟性と過剰投資，競争の緩和，海外流出Siの還流を図るとしている。なお，同氏はDFMについて，「狭義では，ラインにおける歩留りを上げるために設計をどうするかと考えられる。しかし，トータル的な見方をすれば，高額部材の値段を下げる，テスト時間を短くするなどの見方をしなければならない」と語った。
膜界面の密着性を改善
次世代デバイスの最新プロセス開発動向
東芝 親松尚人氏
東芝 親松尚人氏
親松氏は，製造として安定した高い歩留りを実現することをサポートするのがDFM技術であり，シングルビアからダブルビアにEDA上で変換することなどによって，複雑化する多層配線のプロセスに対する歩留りロスを改善することができるとした。 BEOL（Backend of Line）工程では，従来用いられてきたSiO2の層間絶縁膜を空孔の多い膜（ポーラス化）にすることによって，実効的に誘電率を下げることは有効であり，その究極は空中配線になるという。また，MOSFETの性能向上が今後，これまでよりもその速度を純化させることになれば，その場合は比誘電率kの値を下げて，いかにその不安定な膜を用いた中でパッケージングするかが大きな課題となるとした。90nmノードと65nmノードで検討してみると，実際に積む層間膜の総数とは関係なしに，新しい材料を用いることで密着性が低下する。誘電率としては，ポーラス系の層間絶縁膜を使うことによって機械的な強度が落ちてしまうが，kの値を保ちつつ，いかに後工程まで含めて十分な信頼性を持たせる強度を実現できるかが課題であり，後工程まで含めた信頼性を確保するような，検証が必要になっている。
また，同氏は電子ビーム（EB）やUV光による硬化（キュア）をすることによって膜界面の密着性を改善することができるとした。ベークキュアを例に挙げると，従来の単純なホットプレート上のヒーティングのキュアに変えて，EBやUV光を用いて，より短時間で，いかに膜質を変えないで膜界面の特質だけを変えるかがポイントとなる。90nmノードから65nmノードへ世代が移ると，EBのキュアのみでは，膜の密着性の強度が落ちてしまったが，EBキュアとUV 光キュアのプロセスを組み合わせることによって，従来の世代以上の密着強度に改善することが可能となった。このような手法により，密着強度を高めることで，BEOLのプロセスからパッケージングまでの幅広いプロセスでの整合性を高めるような取り組みができるとした。
高電流駆動の新構造トランジスタ技術の開発
FEOLの最新動向とデバイス設計にもたらすインパクト
東京大学大学院 高木信一氏
東京大学大学院 高木信一氏
高木氏は，川手氏同様にプロセス技術は先に進んでいるものの，設計・製造技術が追いついていないとしており，今後トランジスタの性能をいかにして上げていくかについて語った。現在，電流駆動力を上げるような新しい構造，あるいは材料のデバイスが求められているが，電流駆動力を上げるには，歪みSiなどの歪み技術を採用したデバイスが重要であるとした。また，歪み技術の次のフェーズとしては，性能を上げる材料としてGeを用いたデバイスや基板が考えられている。また，従来のスケーリング則が90nmノード以降には通じないとしており，新しい構造や材料が必要だと語った。集積回路に必要なファクタは電流が取れること，リークが低いこと，多くのLSIを集積した時に短チャネル効果に強いことなどを挙げている。従来では，スケーリング則に沿って開発をしていれば，性能を向上することができていた。しかし，本質的な物理限界が見えてきた現在では，そうはいかないとしている。例えば，ゲートのトンネル電流などの問題からしきい値を下げることが不可能である。短チャネル効果を強くするために基板のドーピングを濃くした場合には，ジャンクションリークが発生してしまう，もしくは移動度の劣化が生じてしまう。従来のスケーリング則を進めようとすると，重要な三つの要素，短チャネル効果，パワー/リーク，Ionがトレードオフになってしまう。
同氏は，MOSトランジスタ高移動度化の実現方法として，歪みの印加，SiGe/Geチャネルの採用，（100）面以外の面方位の活用，＜110＞方向以外の面方位の活用，ダブルゲート構造（volume inversion），低不純物薄膜SOIチャネルの採用，などを挙げた。また，マルチゲートのようにゲートを立体的にして，短チャネル効果を強くすることなどを挙げた。 トランジスタに機械的に歪みをかけることにより，移動度はルート倍程度で駆動力が増える。つまり，移動度を2倍にすれば，電流駆動力の4割増しが期待できるとしている。DFM の観点から新構造デバイスを見ると，微細化が進むトランジスタに歪み技術を採用した場合，歪みの分布が不均質なこともあり，損失バラつきが発生する可能性が高い。その場合，チャネルの寸法・形状によって移動度が異ってくるので，設計段階まで戻る必要があるとした。つまり，歪みのデザインをどうするかが求められ，歪みありきのデバイス設計を今後進めていく必要があるとした。
デバイス開発の新たな潮流における
EDAベンダの取り組み・役割
メンター・グラフィックス・ジャパン 松下素久氏
メンター・グラフィックス・ジャパン
松下素久氏
EDA（Electronic Design Automation）とは，半導体で必要な作業を自動化し，設計の際に完成した後の各現象をシミュレーションし，より完成度の高い製品を効率的に作製するためのソフトウェアである。 松下氏は，プロセスの微細化が進み，歩留りの低下が問題となっているが，DFMツールを通して今後何が必要かを語った。内容としては，DFMがどのようなものかに加え，メンター・グラフィックス・ジャパンのDFMプラットフォームのチャレンジ，ソリューションについて語った。歩留りの低下によりDFMに対する注目が集まってきているが，DFMにはいくつかの要素がある。一つ目は，DFY（Design for Yield）で，ランダムおよびシステマティックなショートやオープンの問題。二つ目は，DFV（Design for Variability）で，パラエトリックのバラつきの問題，パワー/リークのバラつきの問題，チューニングのエラーなどがある。同社のDFMソリューションフローでは，歩留り原因の影響を受け易いレイアウトパターンを確認することが可能である。パターン確認後，解析作業によって得られた優先順位によって，次の歩留り向上に繋げる。これを展開させることで，以降は歩留り率が向上したレイアウトデータとなる。
また，DFMプラットフォームについては，同社のDesign to Siliconプラットフォーム「Calibre」は，Design for Testなどに向けたプラットフォームが複数あり，その上に，ATPGなどのテストツールやDFMの概念などを載せて，認識や解析を行うことが重要とした。同ソリューションでは，歩留りが低い部分に対してカラーマッピングすることが可能であり，改善順位の高いところから，赤，オレンジ，黄，灰，青といった順で色分けされることにより判断可能となる。なお，カスタマイゼーションもCalibreによって行うことが可能である。 同氏は，露光のバラつきに関しては，レイアウトの信頼性の向上，電気的なプロセスウインドウのバラつきによりパフォーマンスが変化するとした。ソリューションとして，今まで使ってきたDRCやLVSなどの検証環境と統合的に使えるような，リソグラフィに優しいデザインが求められている。レイアウト設計者に製造上の問題を解析できる環境を与えることが大切だとした他，設計者が簡単にリソフレンドリを使えるのが重要とした。
液浸露光技術の実現がもたらす
製造プロセス・設計での変革
ニコン 今井基勝氏
ニコン 今井基勝氏
液浸露光は，ここ2，3年の間に注目が集まりだした技術。NA1.44の純水を採用しており，高い解像度を実現できる。ニコンは，独自のノズル「ローカルフィルノズル」を採用しており，親水性表面，撥水性表面で500mm/s以上のスキャンを実現できる他，バブルとウォーターマークの発生がない。また，豊富な水量（＞250ml/min）と，三次元水流設計によってレジストからのケミカル溶出量を軽減することが可能となるなどの特徴がある。 同社は，05年第4四半期から液浸露光装置「S609B」を販売を開始する。S609Bは，全屈折のレンズを採用しており，NA1.07を実現している。全屈折を使いながら純水を使うものでは世界最大。また，タンデムステージの採用により，高スループットを可能にしたレンズスキャニング方式液浸ステッパ（ArF液浸スキャナ）となっている。さらに，ArFエキシマレーザ（波長193nm）に対応した超高N.A.投影レンズの搭載により，55nmノード以下の先端デバイスの生産に対応するとした。なお同社は，06年末に反射屈折型の光学系を採用し，NA1.30を実現した「S610C」を発表する予定である。
テスティングと設計の連携強化が
デバイス開発の短TAT化を実現
横河電機 久保典夫氏
横河電機 久保典夫氏
久保氏は，SoC開発の設計とテストの垂直分業を支援する新しいインフラストラクチャ「STIL-TestHighway」を提案している。STILとは，半導体業界標準テスト記述言語のことで，99年にIEEEでStd 1450.0として標準化された。STILは，半導体テストのための，設計，シミュレーション，ATEテスト，故障解析のすべての環境において共通なテスト記述言語として利用可能。同氏は，STILによるテスト言語の共通化で，テスタメーカーを選ぶ必要がなくなるとした。 また，5年後のSoCテストの世界へ向けて同社の三つの取り組みを発表した。一つ目は，「テスト言語標準化，テスト財産の継承」としており，テスタ機種に縛られないテスト開発環境，テスタ投資の効率化とリスクヘッジ化，水平分業による生産性の向上などを挙げた。 二つ目は，「事前テスト環境のフル活用」として，ユーザー参加型による開発のTAT短縮を図るとした。例えば，横河電機は仮想テスタ「PreTestStation」を提供している。同テスタは，実テスタと100％機能コンパチなモデル実装などが行える。三つ目は，「オープンコラボレーションの推進」として，STIL-Collaboration-Partner コンソーシアムの設立を目指すとした。コンソーシアムでは，装置メーカーと半導体ソリューションベンダが協業し，デバイスメーカーを支援する。デバイスメーカーは，STIL共通インフラを構築，これを普及させ実践することで，SoC開発のTAT短縮とテストコストを削減することが可能となる。
微細化の限界を打破する
SiP技術の最新動向と将来展望
ザイキューブ 盆子原學氏
ザイキューブ 盆子原學氏
盆子原氏は，微細化の限界を打破する技術として，三次元SiPを挙げた。三次元SiPの製造方法は，Wafer on Wafer（WoW），Chip on Wafer（CoW），Chip on Chip（CoC）の3種類に対応する他，MEMS，バイオ系の機能部品などを総合的にウェーハ上に搭載する三次元積層技術「XoW」として扱っている。 三次元SiPのメリットとして，チップの面積が小さくなることを挙げた。チップを貫通する直径1μmサイズのビアにより配線長の短縮が為されるため回路配線長の短縮が実現され，バッファ部分など余分な回路面積を減らすことが可能となっている。その結果，二次元のパッケージ品に比べ消費電力は1/3程度以下に縮小できるとした。さらに，配線が短くなることで配線遅延の低減や並列回路を容易に実現可能となるなどの利点もある。大規模な並列化をコンパクトに行うことが可能となるため，個々のクロック周波数を抑える形でも低消費電力化が実現可能となる。現在，ウェーハは数μm程度まで薄型化することが可能である他，理論的にはナノメータークラスまで薄型化することが可能。
ザイキューブの三次元積層技術は貫通ビアで各層が接続されるため，例えば，マイクロプロセッサを製造した場合には1層目にMPUを設置，2層目にはSRAMを配置，3層目以降にはDRAMを多層搭載する，といったような事ができるようになる。最終的には，MEMS，センサ，RF-IC，MM-IC，ロジックLSI，アナログLSI，フラッシュメモリ，DRAM，SRAMなどを必要に応じて組み合わせる。歩留りは，WoWに関しては，最先端のプロセスを用いることでかなり高い歩留りを始めから確保することが可能である。CoWやCoCでは始めから良品を選別するため，高い歩留りを確保することが可能。 また，三次元SoCの有用性も語っており，10段ぐらい積み上げる計画ができている。これにより，さらなるコストの削減ができ，いろいろなデバイスを組み合わせることができるとした。なお同氏は，今後10〜15年ぐらいの間に60％程度の半導体デバイスが三次元化するだろうと語った。
