第75回VLSI FORUM
−高機能化を担う先端パッケージング技術 −
座長 垂井康夫氏
半導体はプロセスの微細化を進めることで高機能化を実現してきた。しかし，45nmプロセスでの量産を目前に控えた現在，経済的な原因などにより微細化の進展に遅れが出てくる可能性が生じてきた。そのような中，複数のチップを三次元的に集積し，一つのパッケージとする技術に注目が集まっている。プレスジャーナルの主催にて07年3月16日に開催された第75回VLSI FORUM「高機能化を担う先端パッケージング技術」の講演概要をレポートする。
三次元集積は様々な技術が融合可能
「高機能化に求められるパッケージング技術」
東北大学大学院工学研究科バイオロボティクス専攻 小柳光正氏
東北大学大学院 小柳光正氏
半導体チップを三次元に集積する技術は，パッケージレベルで行う方法，チップレベルで行う方法，ウェーハレベルで行う方法などがある。パッケージレベルの三次元集積化/実装技術は大きく分けてPackage on Package（PoP）型とPackage in Package（PiP）型に分けられる。また，チップレベルの三次元化においてもワイヤボンディングを用いる方法やシリコン貫通ビア（TSV）を用いる方法，マイクロバンプ接続を用いる方法などがある。
LSIを三次元化すると多くのメリットを得ることができる。特にチップの小型化が可能になることからグローバル配線の短縮が可能になる。また，多くのチップを一つにまとめることができるため高密度化や高速化，低消費電力化などが可能となる。さらには集積度の向上のみならず，異なった技術を載せることが可能である。載せる技術はSiを用いた技術に拘る必要はなく，MEMSやセンサなどでも問題はない。従って，システムを集積化する上で非常に適した技術であるといえる。
また，小柳氏は，三次元LSIを実現する上で，通常のLSIを製造するようにバッチ処理で複数の異なる良品チップを一括して積層することが可能となる技術の開発を進めているとした。同技術は様々なウェーハから良品チップのみを集め，あたかも良品チップだけでできたウェーハとすることで，それを積層することで実現される。一個一個配置すると時間がかかってしまうため，自己組織化技術を用いて数百個のチップをアライメントするという。このような技術を用いることで，すべての技術を融合した新しいシステムを生み出すことが可能なスーパーチップを作ることが可能となるとした。
適用範囲を拡大させるSiP
「SiP技術の現状と今後の課題」
ルネサス テクノロジ 生産本部 実装テスト技術統括部 島本晴夫氏
ルネサス テクノロジ 島本晴夫氏
半導体チップを小型のパッケージに収めるためにはフリップチップとワイヤボンドの併用による構造が要求される。SiPとPoPを比較した場合，双方とも一つのパッケージの中に幾つものチップを搭載することが求められることに代わりはない。SiPは，最小サイズあるいはパッケージサイズを薄くしたい場合に選択される他，DDRメモリなど高速伝送の設計が可能である。また，インターフェースの高速化によりタイミングの制約が厳しくなっているため幅広いバスでのデータ転送が重要となってくる。そのため実装する基板のインターポーザの高密度化とChip on Chip（CoC）での対応が必要となっている。
今後も引き続いて最先端のウェーハプロセスではデバイス構造が厳しくなっていくため，それにダメージを与えない実装技術を作っていく必要性がある。また，今後におけるフリップチップの持つ役割は大きく，各種SiPに民生用途でも適用されていくことから，それに伴った技術開発が必要である。構成するチップとしては，異種デバイスの比率が増加していく一方で三次元積層デバイスの実現の1手段としてSi貫通電極接合が必要となってくるため，今後は前工程と後工程の技術的境目が無くなり，融合した技術となる。そのため，三次元実装という括りの中で，前工程側からの視点に立ち，ウェーハプロセスの中で貫通ビアを開ける必要が生じる。その辺の技術を，前工程側で負担するのか，後工程側で負担するのか，どちらが分担するのかという話があり，ルネサスではよりウェーハ寄りのところを狙っていくとした。
次世代PoP技術の動向
「次世代PoP技術の動向」
Amkor Technology 吉田章人氏
Amkor Technology 吉田章人氏
PoPは，従来のSiCなどと同様，三次元パッケージの一つに分類される技術である。通常，上に積まれるパッケージにはピン数に制限が生じるため，多ピンのデバイスを下段，比較的ピン数の少ないデバイスを上段に積層した構成となっている。 従来のチップ積層技術であるSiCは，CSPに近づけることが可能で小型化に有利であり，また，薄型化への対応も容易であるなどの利点を有している。しかし，半導体メーカーによってチップの組み合わせが限定され，歩留りロスが大きくなりやすい，テスト関連の整備が難しい（プログラムとテスタ）などのデメリットも指摘されていた。PoPでは，複数社のデバイスのハンドリングが容易であり，個別にテストすることが可能であるため，歩留りロスを軽減できる。また，同一フットプリントでチップ変更が可能などの利点を有している。
なお，今後はさらなる薄型化，ピン数の増大に伴って一層の狭ピッチ化が不可欠となる。現在のPoPは，ボディ厚が12〜15mm，下側のパッケージが300〜500 I/Oで0.5mmmピッチ，上側のパッケージが128〜152 I/Oで0.65mmピッチがほぼ標準となっている。しかし，今後は，ボディ厚が10〜14mm，下側のパッケージが400〜600 I/Oで0.4mmmピッチ，上側のパッケージが150〜200 I/Oで0.5mmピッチが求められることから，パッケージ基板や積層用パッドの工夫など，様々な技術革新でそれを実現していく必要があると指摘した。
メモリとロジックを集積するSiS技術
「メモリとロジックを集積するSystem-in-Silicon（SiS）技術」
システム・ファブリケーション・テクノロジーズ（SFT） 間淵義宏氏
SFT 間淵義宏氏
SiSは，チップを組み合わせる技術であるが，どちらかというとSoCに近い技術である。SoCの各機能を一つのウェーハで実現するのではなく，各機能ブロックとそれらを結ぶ配線層とを切り分けてマルチチップでSoC全体の機能を実現する。これにより，チップ間を結ぶ配線は，電気特性などの点でチップ内配線に近いものとなっている。
またSiSは，マイクロバンプの付いたシリコンインターポーザにロジックとメモリを繋げる非常にシンプルな構造を採用している。マイクロバンプには50μm ピッチのはんだが用いられている他，シリコンインターポーザも0.5〜0.35μm程度の成熟したプロセスを用いてAl2層で製造したものを採用しているため，SiSでは非常に安価でパッケージを構成することが可能となっている。また，基本的にSoCの設計環境をそのまま使用できることから，全体的な低コスト化も実現可能となっている。
さらに，チップを積層した構造のパッケージでは，不具合が発生した場合，どのメーカー（システムメーカー含む）に責任があるのか，その所在を明確にすることが難しいのが実状である。しかし，同社では，その責任の所在を区別可能なテスト手法を確立しており，ユーザー（セットメーカー）にとっては，非常に使い勝手の良い製品となる。
破損を低減するウェーハ薄化技術
「高密度化の鍵を握るウェーハ薄型化技術」
ディスコ PSカンパニー 営業技術部 マーケティング課
マーケティングチーム 小林義和氏
ディスコ 小林義和氏
現在，300mmウェーハのチップ厚の量産ベースは50μmがポイントとなっており，30μm以下のプロセス開発が各社スタートしたところである。 ウェーハが薄くなることで，ウェーハ破損の問題が起きており，小林氏は複数の課題として，強度自体の低下，ウェーハの反り・撓み，エッジチッピング，研削ダメージ，熱応力，パーティクルの挟込みなどを挙げた。これらの課題に対応するため，ディスコでは大きく分けて三つのソリューションを提供している。一つ目は SiP向けのインラインシステム，二つ目はスマートカード向けのDBG（Dicing Before Grinding）プロセス，三つ目はディスクリート向けの「TAIKOプロセス」である。
同社のインラインシステム「DGP8760/DFM2700」は，薄ウェーハをインラインでマウントまで安全に処理することが可能な他，ドライポリッシュやポリグラインドなど複数のニーズに合わせた加工を提供することができる。また，スマートカードに対しては，DBGプロセスで対応している。これは，ウェーハを薄くすると同時に，チップを分割する技術である。そのチップに分割したものにプラズマエッチングを行うことで，ウェーハの裏面だけでなく，分割されたチップの側面もエッチングすることで，チップ強度を最大限まで上げるというプロセスである。
レーザダイシング技術
「ウェーハの利用効率を高めるレーザダイシング技術」
東京精密 ダイサーシステムグループ 酒谷康之氏
東京精密 酒谷康之氏
東京精密のレーザダイサ「MAHOHDICING MACHINE」を基にレーザダイシング技術を紹介。薄型ウェーハの表面に損傷を与えず非接触で切断することが可能な，このレーザダイサはウェーハの内部にレーザを照射して選択的に改質層を形成させながら，その改質層を垂直に成長させてチップ分割のためのダイシングラインを形成する。
同装置は，従来のダイサに比べて様々な特徴を有している。一つ目は，完全なドライプロセスのために洗浄を必要としない。二つ目は，脆く欠けやすい薄型単結晶ウェーハでも，物理的ストレスを与えずにダイシングが行える。三つ目は，従来に比べ数倍の高速ダイシングが可能なため，スループットの向上が図れる。四つ目は，割段方式のため，カーフ幅1μm以下を実現し，最大28.9％の収率アップが図れ，コスト効率を高めることが可能となっている。
