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は〜ほ
は
| ハイブリッドIC |
hybrid IC
混成集積回路ともいう。大別すると薄膜ハイブリッドICと厚膜ハイブリッドICに分けられる。一般に，真空蒸着やスパッタリングで導体パターンと抵抗などを成膜形成し，能動部品（半導体素子）を搭載したものを薄膜ハイブリッドIC，スクリーン印刷で導体パターンと抵抗などを形成し，能動部品を搭載したものを厚膜ハイブリッドICという。機能によってMCM（multichip module）や回路モジュール，回路ユニットなどとも呼ばれる。なお能動部品を搭載せず，受動部品だけのものを抵抗器モジュール，コンデンサモジュールなどという。
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| バイポーラトランジスタ |
bipolar transistor
電子と正孔の両方をキャリア（運び役）として利用するトランジスタ。npn型とpnp型の2種類がある。エミッタ，ベース，コレクタの3電極があり，ベース電極に流す電流によってエミッタとコレクタ間の電流を制御する。増幅に適し電流駆動能力が大きい。トランジスタ単体として，またバイポーラICの中で広く使用されている。 |
| パシベーション |
passivation
半導体素子の表面保護膜を作る工程。この表面保護膜をパシベーション膜という。通常，ウェハ工程の最後に行われ，パッケージング工程および使用環境から半導体素子を機械的，化学的に保護する。酸化膜や窒化膜が用いられる。
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| パターンレイアウト |
pattern layout
配置配線。ICの回路図や論理回路図を基にしてICチップ内にトランジスタ，FET，ダイオード，抵抗，コンデンサなどの各種部品を配置し，各部品相互間の配線経路を定めることをいう。大規模LSIになると各種部品の配置および配線は，チップの性能やサイズを左右するため，困難さと非常に多くの時間を要する。このため各種の自動レイアウトツールが開発され，使われている。さらにチップ面積を小さくしたい場合は，設計者が直接配置を決定する。
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| バックエンドプロセス |
back end process（BEP）
半導体の前工程（ウェハ工程）では，上地（うわじ）工程のことをいう。素子を相互に接続するための配線あるいは電源やグランド（接地）用の配線構造を作る工程。層間絶縁膜形成，デュアルダマシン構造，パッド形成などががある。これに対して，トランジスタなどの素子を作り込む工程のことを下地（したじ）工程またはフロントエンドプロセス（FEP）という。
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| パッド |
pad
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| パーティクル |
particle
微粒子のこと。塵埃。IC製造の拡散工程において，パーティクルは大敵である。パーティクルの存在はICに構造欠陥を生じ，特性・信頼性の劣化，歩留りの低下を引き起こす。
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| ハーフトーン型位相シフトマスク |
half-tone phase-shifting mask
光の波長に近いパターンを露光するときに使うフォトマスクの一つ。「Attenuated Phase-Shifting Mask」ともいう。遮光部が半透明膜になっているマスク。半透明膜を通過した光は，光透過部を通過した光に対して強度が小さくなり，位相も変わる。結果として，ウェハ上でパターンエッジの光の強弱が明確になり，解像度と焦点深度（DOF：depth of field）が向上する。i線（波長365nm）の時代から採用されている。位相を変える材料（シフタ）として，半透明のフッ素やタンタル（Ta），モリブデン（Mo）系の複合材料を用いる。なかにはTaSiOx/Taの2層構造の位相シフタで透過率と位相を独立に制御するマスクなども開発されている。位相シフトマスク（PSM）には，「レベンソンマスク」（Alternative-PSM）などもある。
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| ハーフピッチ |
half pitch
ピッチ（線幅＋線間隔）の1/2。ITRS（国際半導体技術ロードマップ）の2005年版からは，LSIの技術世代を表す単位として採用した。DRAMとMPU/ASICでは，最下層の金属配線のハーフピッチを，NAND型フラシュメモリでは，セルアレイ内の多結晶シリコンのワード線のハーフピッチをいう。これまでは，DRAMのハーフピッチを「技術ノード」としていたが，今後はこの表現は使わないことになった。
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| バーンイン |
burn-in
半導体の初期不良を除去する選別手法の一つ。温度や電圧を印加し，動作させた状態で行う加速試験。
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| 半導体 |
semiconductor
金属のように電流が流れやすい「導体」と，ガラスのように電流がほとんど流れない「絶縁体」との中間の電気伝導性をもつ物質。電圧をかけたり，光を当てたり，熱を加えたりすることで，電気を流したり流さなかったりする性質がある。また，不純物の添加量によって電気伝導度を制御できる。こうした特性から，半導体はトランジスタやICだけでなく，半導体レーザや各種センサなど，多くの電子デバイスに使われている。
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| 反応性イオンエッチング |
reactive ion etching
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| バンプ |
bump
ICの電極部にメッキで形成した突起のこと。通常，金（Au）またははんだの電気メッキで形成し，TABやフリップチップにおける基板接続のために使用する。
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| 汎用IC（LSI） |
general purpose integrated circuit
用途を特定しないIC（LSI）。
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ひ
| 光CVD |
photo chemical vapor deposition
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| ピクセル |
pixel
画素。ディスプレイや撮像素子の機能単位。
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| 比誘電率 |
relative dielectric constant
物質の空気に対する誘電率の比のこと。真空の誘電率をεo，物質の誘電率をεとすると物質の比誘電率はεr＝ε/εoで表わされる。
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| 表面実装 |
surface mount
ICや電子部品をプリント配線板などの基板表面に装着（実装）する形態または技術。SMT（Surface Mount Technology）ともいう。
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ふ
| ファブレスメーカ |
fabless maker
ファブレスともいう。自社で設計した半導体デバイスを自社ブランドで販売している半導体企業でありながら，自社に製造工程（FAB：Fabrication Process）をもたない企業。製造工程は他の半導体メーカに外注委託をする。製造工程への膨大な設備投資が不要で，優れたアイデアと設計能力でビジネスを行うことができる。シリコンバレー型ベンチャー企業の典型的な形態。
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| ファウンドリ |
foundry
シリコンファウンドリともいう。半導体デバイスの前工程の製造を請負う企業。
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| フォトエッチング |
photo-etching
写真の原理を利用した微小加工技術。方法自体は印刷用の写真製版作成に古くから用いられているものと同じ。LSIや微細部品の製造には不可欠なもので，高精度が要求される。たとえば，基板をエッチング加工する場合，基板にフォトレジスト（感光性樹脂）を塗布する。その後，マスクを用いて露光，現像過程を経て，基板上にフォトレジストパターンを形成する。この後，基板をエッチングする，これがエッチングマスクとなる。これら一連の工程をフォトエッチングという。
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| フォトマスク |
photo-mask
レティクルという場合もある。IC製造工程でステッパなどによってウェハ上にマスクパターンを転写する露光工程で使用される。石英製の板表面にクロムなどで一定の回路パターンを形成したものである。
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| フォトリソグラフィ |
photo-lithography
光を用いた写真食刻技術。
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| フォトレジスト |
photo-resist
感光性樹脂の一つ。フォトレジストにマスクを使って回路パターンを露光・現像しパターン転写を行う。これには，ポジレジストとネガレジストがある。
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| 不揮発性メモリ |
nonvolatile memory
電源を供給し続けないとデータが消えてしまう揮発性メモリに対して，電源の供給がなくてもデータを記憶しているメモリ。マスクROM，EPROM，フラッシュメモリ，FeRAM，MRAMなどがある。
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| 浮動小数点 |
floating-point
コンピュータが数値を扱うときの表現手法の一つ。数値を，各桁の値の並びである「仮数部」と，小数点の位置を表わす「指数部」で表現する方法。仮数部に，底を指数でべき乗した値をかけて実数を表現する。表現できる数値の範囲が広いため，科学技術計算などに向いている。小数点に関する処理が必要になるため，特定の位置に小数点を固定している固定小数点数に比べると，計算速度は遅い。表現できる数値の幅に応じて，単精度実数（一つの数値を32ビットで表現する浮動小数点のこと）や倍精度実数（一つの数値を64ビットで表現する浮動小数点のこと）などの種類がある。
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| 物理的気相成長法 |
physical vapor deposition
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| 歩留り（ぶどまり） |
yield（rate）
半導体の製造工程における良品率をいう。投入ウェハ枚数に対する完成良品ウェハ枚数の比率を表す工程歩留りや，1ウェハ当たりのチップ収量数に対しウェハテストで残った良品数の比率を表すチップ歩留りなどがある。一般に歩留りという場合，チップ歩留りを指すことが多い。
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| プラズマエッチング |
plasma etching
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| プラズマ化学的気相成長 |
plasma chemical vapor deposition
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| フラッシュメモリ |
flash memory
正式にはフラッシュEEPROMという。記憶情報を全ビットあるいはブロック単位で電気的に一括消去できるメモリ。セル構成が簡略なため大容量化が可能で，ビット当たりのコストを低く抑さえることができる。なお，EEPROM（Electrically Erasable and Programmable ROM）はバイト単位で記憶情報を消去する。
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| フリップチップ |
flip chip
ICチップ表面部の電極にバンプと呼ばれる突起電極があるチップ。
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| プレーナ特許 |
planar patent
シリコン（Si）単結晶表面の安定な酸化膜（SiO2）をトランジスタの保護膜に使うという特許（J.A.Hoerni，1959年）。接合部を終始，酸化膜で覆ったままトランジスタを作る工程を示した（プレーナトランジスタ）。それまでは露出した接合部をいかに安定させるかが大きな課題だった。酸化膜に開けた窓（孔）から電極を引き出し，各トランジスタを相互につないで集積回路（IC）としたのがプレーナ集積回路特許（R.A.Noyce，1959年）。なおSiO2はMOSトランジスタのシリコン−酸化膜−電極という構造でも重要な働きをする。
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| プロービング |
probing
ウェハレベル（チップをウェハから切断・分離する前）で，半導体デバイスの電気的テストを行うこと。チップのボンディングパッドと電気的に接触するのに，金属の探針（プローブ）を使用することからこの名前がついた。チップのボンディングパッドに電気的に接触し，不良チップにマーキングを行い，次の工程の処理を行わないようにする。
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| プロセス設計 |
process design
デバイス設計で決められたICの3次元的構造，構成要素素子，基本電気特性などを，IC製造の各プロセスステップにおいてどのような装置や手順で作るかその方法を決める設計。これは，個別プロセスの設計と，それら個別プロセスの組み合わせからなるプロセスフロー設計から成り立つ。
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| プロセスフロー |
process flow
IC製造でウェハからスタートし，ICが作りこまれるまでの一連のプロセス工程の流れ。
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| フロントエンドプロセス |
front end process（FEP）
IC製造工程（ウェハ工程）では，シリコン単結晶基板を対象としてトランジスタなどの素子を作り込む下地（したじ）工程のことをいう。ソース/ドレインやゲート酸化膜，コンタクトホールの形成工程がこれに相当する。これに対して，それらの素子を相互に接続するための配線あるいは電源やグランド（接地）用の配線構造を作る工程のことを上地（うわじ）工程またはバックエンドプロセス（BEP）という。
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へ
| 平坦化技術 |
planarization technology
エッチングやデポジション（成膜）を繰り返す半導体製造工程で，ウェハ表面の凹凸をなくして平らな表面形状を得る技術。代表的なものに化学的機械的研磨（CMP）がある。多層配線で重要な技術。
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ほ
| ホールIC |
hall IC
磁界と垂直な方向に移動する電荷が，移動方向と磁界の両方に垂直な方向にローレンツ力を受けること（ホール効果）を利用し，マグネットの磁力を電気信号に変換する磁電変換IC。センサ部（ホール素子）と周辺回路（アンプやシュミットトリガ）が同一パッケージに形成されており，マイコンなどに直接ロジックレベルで入力できる。ホールICは，FDDインデックスセンサ，モータの回転数検出，ブラシレスモータのコイル通電相切換センサ，テープレコーダのオートリバース/オートストップセンサなど多彩な分野で使用される。 |
| ポリサイド |
ゲート電極構造の一つ。プロセスの微細化に対応したゲート抵抗の低抵抗化のために用いる。ポリシリコン（多結晶シリコン）とCVDあるいはスパッタリングで形成したシリサイド（ケイ素化合物）を重ねた構造。タングステンシリサイド（WSi2），コバルトシリサイド（CoSi2），チタンシリサイド（TiSi2）などがある。
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| ボンディングパッド |
bonding pad
チップへの電源電圧の供給や外部との信号のやりとりは，通常リード線を介して行われる。このリード線と内部回路の各端子との接続のため，チップ周辺部に設けられた金属電極をボンディングパッドという。
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